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  • 简介:摘要北京四方公司的CSPA2000电厂电气自动化系统的设计思想是厂用电系统间隔层设备采用分散式就地安装的集保护、测量、控制、通信于一体的基于微处理器的微机综合智能终端设备,如电动机综合保护测控装置、低压变压器保护测控装置、厂用分支保护测控装置、同期合闸装置、厂用电快切装置等。用现场总线(或以太网)将这些终端设备的通信接口连接起来,通过通信处理机实现设备的分层管理;通信处理机进而与厂用电监控主站相联,最终由厂用电监控主站(主控单元)连接至DCS系统及电厂MIS系统;同时也可通过通信处理机直送DCS的DPU等设备,以提高测控的可靠性和响应速度。

  • 标签: 现场总线 电气监控系统(ECS) 应用
  • 简介:文章对电力企业计量资产信息化管理的现状进行了描述,指出存在的信息交互需求和存在的问题,提出问题解决办法及其技术难点;通过分析得出可以应用企业服务总线技术。首先对企业服务总线技术进行介绍,然后基于企业服务总线技术设计出解决问题的接口方案,在解决信息交互问题后又通过计量资产管控应用平台的设计发掘出新的计量资产管控应用,最后提出企业服务总线技术不仅可以应用在计量资产管控领域,而且能应用到其他领域,建议电力业务管理人员和技术人员对企业服务总线进行进一步的应用。

  • 标签: 企业服务总线 面向服务的体系架构 计量资产管控 业务集成 数据集成
  • 简介:本文通过对医联平台现有应用架构存在问题的分析,以SOA体系架构为指导思想,采用了ESB相关核心技术,研究设计了医联平台服务总线架构,并具体描述了实现方法。

  • 标签: 区域医疗 临床信息共享 数据交换 服务总线
  • 简介:为了解决在综合化车辆信息系统软件构件化开发平台中,中央处理机与各采集、执行系统之间的数据通信问题,提出一种基于配置解析的FlexRay通信方法。首先对FlexRay总线通信原理进行分析,利用数据的可存储、可配置等特性将FlexRay总线协议的信息参数配置为XML文件;然后通过总线解析软件,将总线信息对应到相应的编码中,各个软件构件可直接通过编码获得总线信息;最后以实验室仪表盘仿真为例,验证了该方法的可行性。

  • 标签: 车辆信息系统 FLEXRAY 总线 XML 文件 总线解析
  • 简介:介绍了TI公司数字信号处理器TMS320F2812的引导方式、Flash编程方法、Flash启动流程。在此基础上提出了一种基于CAN总线的TMS320F2812程序的远程加载方案,并详细阐述了详细的实现过程。该方案摆脱了Flash编程时对JTAG接口、RS232接口的依赖,非常适用于军用领域,具有较大的实用价值。

  • 标签: F2812 CAN总线 远程更新 FLASH编程
  • 简介:随着微电子技术和计算机技术的飞速发展,全球嵌入式系统发展空间,正随着互联网、通信和计算机市场的飞速发展而不断壮大,该文提出的基于桌面总线的嵌入式系统体系结构设计,利用嵌入式系统原理,将嵌入式设备、桌面总线、嵌入式处理器、桌面计算机以及Internet紧密结合起来,构建了一个相对灵活的嵌入式系统,并实现了嵌入式设备的Internet网络化。该结构设计能最大限度地利用网络资源,在促进企业在信息化平台上的管理方面有一定的现实意义。

  • 标签: 嵌入式处理器 嵌入式设备 桌面总线 拓扑结构
  • 简介:为了使3D打印机的多个伺服电机运动得更快、更精确,提出一种基于PCIE总线运动控制系统的解决方案,并设计完善了整个运动控制系统的硬件架构。该系统的创新之处在于硬件部分通过PI3EQX5801对PCIE总线信号进行加强处理,使PCIE总线信号在经过长达1~3m的传输后仍保持高度的有效性。实际应用表明,此系统具有响应时间短、定位准确的特点,满足设计要求。

  • 标签: 3D打印机 伺服电机 PCIE总线 PI3EQX5801 PEX8311 X7043
  • 简介:测控数传一体化是一种新的测控模式,该模式采用空间数据系统咨询委员会(CCSDS)的高级在轨系统(AOS)建议,将测控与数传功能合二为一,能够有效提高卫星的有效载荷比。针对应用于测控数传一体化应答机中的CAN总线,以FPGA为主控制器,SJA1000为CAN通信控制器实现其硬件接口电路,并采用VHDL语言进行CAN总线接口模块的设计与实现,仿真与测试结果表明,在该硬件平台上CAN总线的通信速率能达到500kbps,较好地满足了系统需求。

  • 标签: 测控数传一体化 FPGA CCSDS CAN总线
  • 简介:DDR3SDRAM是新一代的内存技术标准,也是目前内存市场上的主流。大量的嵌入式系统或手持设备也纷纷采用DDR3内存来提高性能与降低成本,随着越来越多的SoC系统芯片中集成DDR3接口模块,设计一款匹配DDR3的内存控制器IP软核具有良好的应用前景。本文在研究了DDR3的JEDEC标准的基础上,设计出DDR3控制器IP软核的整体架构,并使用VerilogHDL语言完成DDR3控制器IP软核。在分析了40nmDDR3PHY测试芯片的基本性能的基础上,设计DDR3控制器IP软核的接口模块。搭建利用AXI总线对DDR3控制器IP软核发出直接激励的仿真验证平台,针对设计的具体功能进行仿真验证,并在XilinxXC5VLX330T-FF1738-2开发板上实现对DDR3存储芯片基本读/写操作控制。在EDA仿真环境下,DDR3控制器IP软核的总线利用率达到66.6%。

  • 标签: DDR3内存 AXI总线 JEDEC标准 XILINX FPGA