简介：CORDIC算法在通信和图像处理等各个领域有着广泛的应用，但是浮点CORDIC由于迭代延时大且实现复杂没有得到很好的应用，本文提出了一种修正浮点CORDIC算法：高精度顺序迭代HPORCORDIC。该算法以接近定点的运算代价完成浮点运算迭代，运算速度和硬件实现规模与定点CORDIC相当，运算精度与浮点CORDIC相当，克服了定点CORDIC运算精度差，浮点CORDIC迭代延时大、实现复杂的问题。该算法既可用于通用微处理器的设计，也可用于高性能DSP的设计。

简介：文章提出了一种新的基于CORDIC算法的硬件电路实现方法。首先介绍CORDIC算法及其原理,然后介绍了CORDIC算法的16级流水线结构硬件电路实现,最后介绍了一种新的改进型实现方法,可以有效在兼顾16级流水线结构的高实时性优点的同时,解决CORDIC算法本身对角度范围的限制问题,同时在某种意义上也降低了电路的复杂度。

简介：

简介：我们要设计数字下变频器如图1所示,基于CORDIC上算法设计的下变频器,FIR滤波器的设计

简介：本设计对免缩放因子CORDIC算法进一步改进，改进包括进一步减少迭代次数和减少双步CORDIC算法中区间折叠模块输出调整方式。将改进后的算法与免缩放因子单步算法和免缩放因子双步算法相结合，给出一种正余弦波形产生的架构。用Verilog编写RTL级实现改进后的架构代码，仿真输出与Matlab数据对比，其中正余弦误差都集中在2％一下。在A1teraEP2C70F89C6芯片上做FPGA验证，时钟频率可达1000MHz。

简介：浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证，该设计运算精度可达104，而且设计结构合理，可用于中高速信号处理系统之中。

简介：把水印信息嵌入低频系数中,在选出的系数矩阵中嵌入水印信息,设水印信息为32×32的二值图像

简介：FIR滤波器以其良好的线性性能被广泛应用，它属于数字信号处理的基本模块之一。基于FPGA的FIR滤波器兼顾了实时性、灵活性和可靠性，是嵌入式系统中常用的FIR滤波器实现方法。本文的数据结构采用国际通用的IEEE754单精度浮点数，其计算精度能够满足一般系统的设计要求；而且本文的FIR滤波器实现方法在运算速度和硬件资源上做了较好地权衡，降低了算法对硬件的依赖性，使得本方法可以作为一个通用模块直接嵌入在系统中。

简介：该文主要研究基于FPGA双精度浮点运算器的乘法模块,该乘法模块被分解成更小的乘法模块,再把结果加在一起。双精度浮点乘法运算在QuartusⅡ环境下做出仿真,并把所得到的符合IEEE754标准的结果运用C语言编写的程序进行验证。实验结果表明,双精度浮点乘法的程序是正确的。

简介：鉴相器是锁相环的重要组成单元。提出了一种正交鉴相方案,鉴别来自氢脉泽与来自晶振信号的相位差。利用CORDIC算法产生所需的正交信号,通过加、减、移位等基本操作,完成QDDS运算以及输出相差所需的反正切函数运算。

简介：此浮点库包含15个子程序(数值转换、四则运算、浮点数处理等),不含函数库.

简介：在采用JPEG2000算法的图像压缩芯片结构研究中，我们发现编码(EBCOT)部分的计算结构是相当复杂的。其中率失真计算结构是否合理，直接关系到编码算法的效率。本文着重阐述了完成率失真浮点计算所必需的硬件结构；提出了新型的专用于率失真计算的除法算法及其结构；在保证计算精度和速度的前提下，最大限度地降低了计算结构的复杂度。本论文提出的计算结构已通过RTL级源代码和综合布线后门级仿真，并经过XilinxFPGA测试线路板上运行验证。为确保JEPG2000图像编码芯片的最终成功流片解决了一个关键问题。

简介：单片机能够直接处理的数是定点数，然而实际上需要输入、处理和显示的数据却是浮点数，本文详细介绍了浮点数在单片机系统中的实现。

简介：双音多频DTMF(DualToneMulti—Frequency)信号是音频电话中的拔号信号，将DTMF信号的检测集成到含有数字信号处理器(DSP)的系统中，是一项较有价值的实际课题．本文给出在TI公司浮点DSP芯片C6711中的实现方案，通过20个并行的哥兹柔信号滤波器成成功地使双音多频信号检测变得准确、迅速和简单。

简介：文中设计了一款64点基-4FFT处理器，用改进的CORDIC（MVR-CORDIC）处理单元代替常规FFT处理器中的复数乘法器，改进的CORDIC处理单元在保证SQNR性能下，仅用极少次数的移位加法运算即可完成一次复数乘法，缩减了完成一次基本蝶形运算的时间并减小了面积开销。该FFT处理器结构采用两块独立的RAM，并对中间数据作“乒-乓”式存储操作以节省数据存储时间，从而提高完成一次FFT运算的速度。所设计的FFT处理器通过FPGA进行验证，结果表明平均完成一次64点FFT运算仅需要不到1μs。