应变PMOS沟道区应力分布与器件结构参数关系的研究

蓝红润

广东美的暖通设备有限公司 528311

摘要：应变MOS器件是在以Si为基础的MOS器件制造过程中引入了应力。通过在氮化硅盖帽层上施加应力使器件的晶格常数差异可以产生压应变或张应变，从而提高载流子的迁移率。

本论文研究内容为应变PMOS沟道载流子输运特性与器件结构参数的关系,在充分了解应变器件的基本物理特性和电学特性的基础上，运用sentaurus软件进行仿真，最后通过实验数据的处理和分析得出两者的关系。

关键词：应变；PMOS；应力

前言：

自1947 晶体管诞生以来，经过漫长的发展，工艺的不断更新，新技术与新器件的不断诞生促进了微电子行业在二十一世纪迅猛的发展，MOS 器件平面工艺的诞生和特征尺寸的缩小使集成电路获得了飞速的发展[1]。器件特征尺寸已进入纳米尺度，接近器件所能加工的理论极限，各类小尺寸效应日益凸显，加工成本随着器件尺寸的缩小而倍增，这些都限制着特征尺寸的进一步缩小，使得集成电路发展趋势有所减缓[2]。所以，为了克服这一系列的问题，就必须找出新的解决方案。

在众多解决方案中，应变硅技术是一种能够在与传统工艺兼容，不明显增加制作成本的基础上能够有效提升器件性能的技术手段，已成为一种有效的延续摩尔定律，提升器件性能的手段，并受到业界的密切关注[3]。应变能够改善材料很多重要的属性。

1  应变MOS器件性能提升机理

硅基应变技术对器件性能的提升机理的理解有助于对器件结构的改进和应变技术的改进与引入，可更有效的提升器件性能。同时从本质上理解应力对器件性能的提升机理有助于应变技术的推广运用。目前微电子器件的主流工艺依然为硅基工艺，虽然已有不少工艺采用锗硅技术，但锗硅材料当锗含量小于0.85时，其能带结构与硅材料能带结构相同[2]，故应力对其器件性能提升机理与硅器件相同，同时鉴于应力对硅基器件性能提升的有效性，因此理解硅基应变性能提升机理具有重要意义。

1.1  应力引入方式

传统的应力引入方法主要包括虚拟衬底形式的全局应变技术和以DSL技术、异质结源漏为代表的局部应变技术。其中全局应变技术包括锗硅虚拟衬底技术，绝缘体上锗硅技术，绝缘体上应变硅技术等。局部应变技术主要有双应力线（又称CESL,  DSL，或氮化硅盖帽）技术，锗硅源漏，碳硅源漏技术，应力记忆技术，STI引入应力等。

1.2  应变MOS器件性能提升机理

应变技术指向半导体材料中引入合适的应力，改变材料的晶格尺寸，改变材料的能带结构，减小材料载流子的有效质量与载流子散射率，从而提升载流子迁移率，提升器件性能的技术手段[4]。对于硅基半导体材料，引入沿沟道方向或沟道平面内的张应力可提升电子迁移率，从而提升NMOS器件性能；引入沟道方向单轴压应力或面内双轴张应力可提升空穴迁移率，从而提升PMOS器件性[4]。

2 器件结构参数对应力分布的影响

本文采用Sentaurus Sprocess，SDE，Sdevice 工具模块对器件结构参数与力对电学特性的影响进行仿真分析，最后得出几种不同条件下的结论。

在仿真工作进行前期，首先通过SDE软件进行代码的编写，做出一个普通的多晶硅栅PMOS，以栅长为30nm的器件为例。

经过器件的生成，按理论值对器件的源漏、栅及衬底等掺杂以后，再根据器件中掺杂浓度的分布画出适合器件的更优的网格，然后开始对器件进行仿真。通过对掺杂浓度、结深、影响因子和网格等影响因素进行不断的调整，最终使每个所要研究的器件的阈值电压达到与实际电路相近，输出曲线尽可能达到饱和。再通过氮化硅盖帽向沟道区引入应力，加了应力以后的结构图如图1所示。

2.1 栅长对沟道区应力的影响

在栅高为143nm，左右侧墙均为30nm，施加的应力都为1.5GPa，其他参数也都不变的条件下，设置了五个不同栅长的PMOS，分别为30nm、60nm、80nm、100nm和120nm，对它们进行了研究。

不同栅长器件沟道应力分布如图2所示。图中曲线从下往上依次对应栅长从30nm到120nm的尺寸。从图中可看出，每个不同栅长的器件，无论对于长沟器件还是短沟器件，沟道应力均获得明显提升，且随着孔内材料杨氏模量的减小，沟道应力增大。说明应力集中结构对长沟与短沟器件均有效。

在整个沟道长度变化范围内，应力均随着沟道长度的减小而近似为线性增大，同时由于当沟道长度变化时，侧墙厚度变化较小，侧墙厚度减小的速度小于沟道长度减小的速度，使得侧墙厚度相对于沟道长度所占的比例增大，导致应力在侧墙区域衰减明显。

2.2 膜的应变状况对沟道区应力分布的影响

取栅长为60nm的PMOS为例，在栅高为143nm，左右侧墙均为30nm，其他参数也都不变的条件下，通过氮化硅盖帽向沟道区引入五个大小不同的应力，即1.0GPa、1.2GPa、1.4GPa、1.6GPa和1.8GPa，对它们进行了研究。不同应力大小的沟道应力分布如图3所示。

图中曲线从上往下依次对应应力从1.0GPa上升到1.8GPa的过程。由控制的变量可知，在其他条件都相同，只改变应力大小的情况下，不同的曲线中，应力的大小必定随着所施加的应力的增大而增大，与前边所讨论的不同栅长时的应力以及后边即将讨论的不同栅高时的应力所不同的是，同一应力下，在沟道区，应力的大小随沟道的减小或增大没有很明显的变化，且不同的应力之间变化也相对均匀，出现这一现象的原因是因为这一讨论是在不改变沟道长度的情况下进行探讨，由于沟道长度没有变化时，对侧墙厚度的变化影响较小，导致应力在侧墙区域衰减并不明显。

2.3 栅高对沟道区应力分布的影响

取栅长为100nm的PMOS为例，在应力大小为1.5GPa，左右侧墙均为30nm，其他参数也都不变的条件下，设置了五个不同栅高的PMOS，分别为70nm，90nm，110nm，130nm和150nm，对它们进行了研究。不同栅高的器件沟道应力分布如图4所示。

图中曲线从上到下依次对应栅高从70nm增加到150nm的过程。从图中可看出，每个不同栅高的器件，沟道应力均获得明显提升；且在沟道中相同横坐标下，随着栅高的增大，应力也越来越大，但是应力增加的幅度随着栅高的增大而减小。但是在小尺寸下，应力的变化不是单一的。每个不同的横轴范围内应力的变化都有可能不一样。

参考文献

[1]G.E.Moore. Cramming more components onto integrated circuits[J]. Electronics, 1965, 38: 114-117

[2]曾庆平. 应力集中应变MOSFET可缩小性与工艺研究[D].成都:电子科技大学, 2014

[3]Y.Y.Wang, J.Bruley, H.Van Meer. Strain mapping of Si devices with stress memorization processing[J]. Applied Physics Letters, 2013, 103(5):052104-052104-5

[4] 李劲.新型应变SGOI_SOI MOSFET的结构设计及性能分析[D].西安:西安电子科技大学,2011