简介:全球电子设计创新企业Cadence设计系统公司与集成电路晶圆代工企业中芯国际集成电路制造有限公司,近日共同宣布中芯国际已采用Cadence数字工具流程,应用于其新款SMICReferenceFlow5.1,一款为低功耗设计的完整的RTL—GDSII数字流程。Cadence流程结合了先进功能,以帮助客户为40纳米芯片设计提高功率、性能和面积。
简介:通过拉大端射天线阵元间距到1.5λ,可以获得组阵高增益,但是引入了栅瓣问题。提出了一种基于最小二乘估计的虚拟内插阵元算法来实现栅瓣抑制。虚拟端射阵列的阵元间距减小到(或者小于)0.5λ,这样栅瓣得到抑制。最后进行试验验证算法的可行性和正确性。试验结果表明:随着虚拟内插端射天线阵元个数的增加,栅瓣明显被抑制,峰值副瓣电平降低。在相邻两个实阵元间内插3个虚拟阵元,虚拟端射阵列保持了实端射阵列高增益,而实阵列峰值副瓣电平为-8.35dB,下降到虚拟阵列峰值副瓣电平为-18.25dB,栅瓣得到有效抑制。试验结果验证了基于最小二乘估计的虚拟内插阵元算法的可行性和正确性。