简介：PCIe总线在雷达系统中应用日益广泛，但FPGA内部集成的PCIe硬核数量有限，难以满足雷达并行录取多种数据的需求。为此，本文提出了一种改进的PCIeDMA数据传输方法，利用XilinxFPGA集成的单个PCIe硬核实现了多路数据在高速传输情况下的并行录取。针对实现过程中遇到的时序问题，提出了采用多级FIFO级联方法进行时序优化。依据XilinxFPGA的时钟网络特点，对时钟资源进行优化，便于日后系统的扩展和升级。
FPGA的多路数据并行录取和时序资源优化
